MAX II CPLD — мгновенная готовность и маломощная связующая логика (glue logic)
Altera EPM570T144A5N — это CPLD семейства MAX® II с 570 логическими элементами и 440 макроячейками в корпусе 144-LQFP. Задержка распространения 5,4 ns (tpd1) достаточно мала для декодирования адресов, мостовой логики шин (bus bridging) и управляющей логики в системах, которые не терпят задержки загрузки FPGA. Архитектура MAX II использует матрицу таблиц поиска (LUT) с энергонезависимой flash-конфигурацией, поэтому при включении питания микросхема готова управлять I/O в течение нескольких микросекунд — внешняя память конфигурации не нужна.
Задержка 5,4 ns (tpd) — запас по времени для комбинаторных путей
Максимальная задержка «вывод-вывод» 5,4 ns (tpd1) задаёт нижний предел быстродействия для регистровой и комбинаторной логики.
