440 макроячеек в BGA 6x6 mm — где находит место MAX II
Intel EPM570M100C4N — это CPLD семейства MAX II, упаковывающий 440 макроячеек и 570 логических элементов в корпус 100-ball MBGA размером 6x6 mm. Такое соотношение плотности к занимаемой площади делает его кандидатом для консолидации связующей логики (glue logic) на платах с ограниченным пространством, где корпус TQFP большего размера или отдельная FPGA вышли бы за пределы запретной зоны (keep-out zone). При 76 пользовательских I/O и максимальной задержке распространения 5,4 ns (tpd1) он справляется с дешифрацией адресов, последовательностями конечных автоматов и преобразованием шинных интерфейсов при типичных тактовых частотах системы до примерно 100 MHz — задержка «вывод-вывод» задаёт потолок комбинационной логики, а не скорость переключения регистров.
Двухдиапазонное питание и внутрисхемное программирование
Ядро работает от 2,5 V, а банки ввода-вывода принимают 3,3 V, поэтому устройство напрямую взаимодействует с периферией 3,3 V без внешнего преобразователя уровней. Внутрисхемное программирование через JTAG означает, что устройство можно программировать после пайки, что упрощает переделку и полевые обновления. Группа быстродействия C4N (цифра '4' в коде заказа) соответствует tpd 5,4 ns — суффикс 'N' указывает на бессвинцовое покрытие (соответствие RoHS).
Коммерческий температурный диапазон и активный жизненный цикл
Для расширенного или промышленного температурного диапазона альтернативой станет вариант с группой 'I' (EPM570M100I5N) — '5' обозначает tpd 5,4 ns с более широким температурным диапазоном.